Функциональная верификация VHDL-описаний синхронных цифровых устройств (Бибило Петр Николаевич; Авдеев Николай Александрович; Романов Владимир Ильич); Ленанд, 2020

Рассматриваются проблемы функциональной верификации проектов синхронных цифровых устройств, представленных на языке VHDL, который широко используется в качестве языка исходного описания проектов при создании электронной аппаратуры на современной элементной базе сверхбольших интегральных схем и систем-на-кристалле. Под функциональной верификацией понимается проверка соответствия VHDL-описаний проектов спецификациям на проектирование. Основное внимание уделяется верификации VHDL-описаний блоков управляющей логики и сложных функциональных блоков, а также подготовке компактных функциональных тестов. Включено большое число примеров, которые могут быть использованы для совершенствования навыков написания VHDL-программ и навыков практической работы в системе Questa Sim при промышленном проектировании. Для студентов, магистрантов и аспирантов, изучающих язык VHDL и его применение в системах автоматизированного проектирования, а также для специалистов, занимающихся проектированием цифровых устройств и систем.

Развернуть фото

Смотри также о книге.

Основные характеристики товара

Параметр	Значение
ISBN	978-5-9710-7961-3
Автор(ы)	Бибило Петр Николаевич; Авдеев Николай Александрович; Романов Владимир Ильич
Вес	0.32кг
Год издания	2020
Издатель	Ленанд
Кол-во страниц	328
Количество страниц	328
Переплёт	мягкий
Раздел	Программирование
Размеры	60x90/16
Страниц	328
Тематика	Программирование
Формат	145x215мм
Язык издания	Русский